In convertitori di dati ad alta velocità e progetti radio 5G, le fonti di frequenza sono spesso colli di bottiglia nascosti.Le esigenze di prestazione diventano più difficili da soddisfareL'elenco dei requisiti continua a crescere e la sua direzione spesso è in conflitto con gli obiettivi di prestazione.
Come le fondamenta di un edificio, tutto ciò che è costruito sulla fonte di frequenza sarà influenzato se cambia.qualsiasi instabilità che si propaga in tutto il sistema, non importa quanto bene siano progettate le altre parti.
Il nucleo di ciascun sintetizzatore di frequenza è costituito da un circuito a blocco di fase (di seguito denominato PLL).Si distingue da una stalla, sorgente di frequenza controllabile da un oscillatore a deriva.
Le applicazioni moderne come le radio, i radar, le serie a fase, le apparecchiature di prova multibanda e le infrastrutture wireless richiedono un costante salto tra diverse frequenze per evitare interferenze.supporto multicanaleIl segnale è stato generato da un sistema di controllo di frequenza (PLL) che è stato utilizzato per controllare la velocità del segnale, ma non è stato utilizzato per la modulazione del fascio.Il tempo di riablocco influenza direttamente la velocità di risposta dell'intero prodotto.
I convertitori di dati funzionano misurando i segnali di ingresso ad intervalli regolari e precisi, in genere milioni di volte al secondo.Qualsiasi incertezza di tempistica (noto anche come jitter) nell'orologio significa che la misurazione avviene all'ora sbagliataPiù veloce è il segnale, più grave è l'effetto.
In radio 5G, lo stesso problema si verifica in forme diverse.Il rumore di fase nella sorgente dell'orologio viene convertito in jitter di campionamento, che limita direttamente la SNR del convertitore e infine influenza gli indicatori a livello di sistema come l'ampiezza del vettore di errore (EVM).
In entrambi i casi, i risultati sono gli stessi: l'incertezza della fonte di frequenza porterà a un errore che non può essere corretto a valle.Il convertitore con prestazioni dinamiche eccellenti può raggiungere il suo indice di prestazione obiettivo solo quando l'orologio che lo guida è ugualmente preciso.
In effetti, il rumore di fase del sintetizzatore determina la quantità di incertezza di tempistica accumulata nel segnale dell'orologio (rappresentato da jitter RMS,che è un singolo valore che rappresenta la dimensione media di questi errori di tempistica), e determina quindi la quantità di rumore e distorsione del budget del convertitore consumato prima che il segnale venga digitalizzato.
Considerazioni di progettazione
Quando si progettano i convertitori di dati ad alta velocità e le applicazioni 5G, devono essere presi in considerazione vari compromessi che possono influenzare le prestazioni:
Il rumore di fase determina il rumore di fondo e fissa il limite superiore dell'intervallo dinamico per determinare la migliore risoluzione del segnale possibile,non importa quanto sia eccezionale sotto altri aspettiNella radio 5G, determina se lo schema di modulazione può essere decodificato sul ricevitore.
Un sintetizzatore in grado di coprire la banda di frequenza di destinazione senza raddoppiamento o divisione di frequenza esterna può semplificare la progettazione,ridurre il numero di componenti ed eliminare il rumore e la complessità introdotti da queste cascate aggiuntive.
Il tempo di blocco determina la rapidità con cui il sistema può cambiare canale o rispondere a condizioni dinamiche, essenziale nelle applicazioni di salto di frequenza e di sterzo del fascio.
PLL blocca la sua uscita su una frequenza confrontando e correggendo continuamente la sua uscita con il riferimento.richiede tempo per stabilizzarsi perché il circuito deve rilevare l'errore, rispondere e stabilizzarsi prima che l'output possa essere utilizzato.
Nella progettazione tradizionale, la larghezza di banda del circuito che determina la velocità di risposta del PLL influisce anche direttamente sulle prestazioni del rumore di fase.Riduzione del ciclo per migliorare il rumore di fase può influenzare negativamente il tempo di bloccoQuesto fondamentale compromesso significa che i progettisti devono scegliere quale sia più importante per la loro applicazione - e sopportare le conseguenze di questa scelta.
L'ultima generazione di sintetizzatori di frequenza N-divisione frazionaria integrata risolve direttamente questi compromessi.Le prime soluzioni costrinsero i progettisti a scegliere tra prestazioni di rumore di fase e integrazione, mentre i dispositivi più recenti combinavano rumore di fase ultra basso, copertura ad ampia frequenza, tempo di blocco rapido e imballaggio compatto,integrare parti che in precedenza richiedevano più componenti discreti in una singola soluzione.
Per l'orologio del convertitore di dati, ciò significa che il rumore di fondo della fonte di frequenza non è più un vincolo per la gamma dinamica del sistema.Questo significa che il raggiungimento di obiettivi di amplitudine del vettore di errore esigenti diventa un problema di fonte di frequenza risolto piuttosto che un problema che deve essere progettato intorno ad esso.- g.
I moderni sistemi RF utilizzano in genere un sintetizzatore PLL a divisione N frazionario per generare un orologio di campionamento e un oscillatore locale.La modulazione del rapporto di divisione della frequenza introduce rumore quantitativo e frazionamentoIl rumore prodotto dall'amplificatore o dal filtro influenzerà il segnale, ma il rumore prodotto dalla fonte di frequenza distruggerà il riferimento,mentre il cattivo riferimento distruggerà tutti i moduli che dipendono dal riferimento.
Il VCO su chip semplifica la progettazione dei circuiti stampati
La sintesi di frequenza a banda larga ha tradizionalmente comportato l'assemblaggio di catene di segnali con componenti discreti (VCO esterne, PLL, buffer, ecc.) e le conseguenti difficoltà di layout.Inc.. (ADI) semplifica la progettazione della scheda di circuito integrando VCO in una soluzione a chip, integrando l'intera catena del segnale in un unico dispositivo,e fornire capacità di calibrazione veloce per il salto di frequenza senza sacrificare le prestazioni di rumore di fase e jitter richieste per le radio 5G e i progetti di convertitori di dati ad alta velocità.g.
Quando il PLL riceve il comando di passare a una nuova frequenza,deve passare attraverso tre diversi stadi prima che l'uscita possa essere modificata a una frequenza disponibileInizialmente riceve un comando di commutazione, poi cerca internamente le impostazioni appropriate per produrre la frequenza richiesta; questa fase di ricerca è la parte più lenta.tipicamente da 100 a 250 microsecondi nei moderni dispositivi a banda largaInfine, si stabilizza per garantire che l'uscita sia sufficientemente pulita e disponibile.
La serie ADF4382 di ADI risolve direttamente il problema dei collegamenti intermedi lenti.ma invece utilizza una tabella di ricerca su chip che contiene impostazioni pre-calcolate per punti noti in 32 intervalli di frequenzaQuando è necessaria una nuova frequenza, trova due punti di stoccaggio più vicini e interpola tra loro in modo che le impostazioni corrette siano quasi immediatamente disponibili.il tempo totale di blocco può essere ridotto a 10 microsecondi, con un minimo di 2 microsecondi.